verilog，如有reg[24:0] cnt, 但后面写if（cnt==24‘hffffff）; 也就是25位线宽跟24位比较，是真吗？可否
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解决时间 2021-03-05 23:09
- 提问者网友：野战女神
- 2021-03-05 16:19
verilog，如有reg[24:0] cnt, 但后面写if（cnt==24‘hffffff）; 也就是25位线宽跟24位比较，是真吗？可否
最佳答案
- 二级知识专家网友：落爺英雄遲暮
- 2021-03-05 17:34
不建议这么写,但是是可以的,会出warning.
quartus会强制将24'hffffff转化成25位线宽的,即25'hffffff.
quartus会强制将24'hffffff转化成25位线宽的,即25'hffffff.
全部回答
- 1楼网友：橙池未蓝
- 2021-03-05 19:02
或许可以。
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